Запоминающие устройства организация запоминающих устройств, их типы и характеристики icon

Запоминающие устройства организация запоминающих устройств, их типы и характеристики



НазваниеЗапоминающие устройства организация запоминающих устройств, их типы и характеристики
Дата конвертации10.08.2012
Размер191.87 Kb.
ТипДокументы
1. /DD2_sd_1-6.doc
2. /DD4_DAC.doc
3. /DD6_apl.doc
4. /DD_cd.doc
5. /Dd5_adc.doc
6. /Mem_d.doc
Последовательностные устройства способ формального описания последовательностных устройств
Цифроаналоговые преобразователи принцип цифроаналогового преобразования
Цифровые устройства формирования и обработки дискретных сигналов
I. цифровые устройства
Аналого-цифровые преобразователи принцип аналого-цифрового преобразования и основные параметры ацп
Запоминающие устройства организация запоминающих устройств, их типы и характеристики

Глава 2. ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

2.1. Организация запоминающих устройств,
их типы и характеристики


Запоминающие устройства (ЗУ) предназначены для записи, хранения и считывания сигналов. На основе ЗУ могут быть построены формирователи логических функций и импульсных последовательностей, преобразователи кодов и дешифраторы, синтезаторы сигналов, счётчики, устройства коррекции ошибок и диагностики и т. п. Микросхема памяти содержит выполненные в одном полупроводниковом кристалле матрицу-накопитель, представляющую собой совокупность элементов памяти (ЭП)1), и функциональные узлы, необходимые для управления матрицей-накопителем, усиления сигналов при записи и считывании, обеспечения режима синхронизации.




Рис.1.44.
Функции ЭП обычно выполняют или триггер (в статических ЗУ), или электрический конденсатор (в динамических ЗУ). Элемент памяти может хранить один разряд двоичного числа (один бит информации). Элементы памяти при двухкоординатной системе адресации расположены на пересечениях m строк и n столбцов матрицы (рис.1.44, где m  n 4). Общее число ЭП равно произведению m  n.
Обращение к требуемому ЭП осуществляется сигналами логической 1, которые
поступают на те адресные шины строки и столбца, на пересечении которых находится данный ЭП. На всех остальных
адресных шинах должны быть сигналы логического 0. Формирование сигналов считывания производится дешифратором адреса, который может быть внешним для микросхемы памяти (рис.1.44) или её внутренним функциональным узлом.
Запись и считывание производятся по информационным (разрядным) шинам, которые обычно снабжаются усилителями записи и считывания. Часто предусматриваются две шины, что обусловливает парафазное представление записываемой информации. Разрядные шины соединены со всеми элементами накопителя, но информацией они могут обмениваться только с выбранным ЭП. Операции записи и считывания разделяются во времени, поскольку они выполняются с использованием одних и тех же разрядных шин.

Построение ЗУ для N-разрядных чисел осуществляется путём объединения микросхем таким образом, чтобы адресные входы микросхем соединялись параллельно и подключались к выходам дешифратора. Так, если матрица-накопитель ИС содержит 16 ЭП (рис.1.44), то при параллельном соединении N таких микросхем ЗУ способно хранить 16 N-разрядных чисел, т.е. может иметь организацию 16  N бит. Для адресации любого из 16 чисел используется 16 различных комбинаций адресных сигналов при четырёхэлементном коде адреса. Например, при коде адреса 0000 появятся сигналы логической 1 на шинах x1 и y1, подключённых к ЭП11 . Следовательно, все разряды числа a4 a3 a2 a1, присутствующего на входах W1 или W0 , считываются или записываются в этот элемент памяти.

По назначению ЗУ делят на две группы: оперативные запоминающие устройства (ОЗУ), предназначенные для хранения текущих результатов или данных, полученных в процессе работы, и постоянные запоминающие устройства (ПЗУ), предназначенные для хранения подпрограмм, микропрограмм, констант и т.п., работающие только в режиме многократного считывания.

По способу хранения информации ОЗУ разделяют на статические и динамические. Статические ОЗУ, элементами памяти в которых являются триггеры, способны хранить информацию неограниченное время (при условии, что имеется напряжение питания). Динамические ОЗУ, роль элементов памяти в которых выполняют электрические конденсаторы, для сохранения записанной информации нуждаются в её периодической перезаписи (регенерации).

Основными функциональными характеристиками ЗУ являются: информационная ёмкость, разрядность, быстродействие, потребляемая мощность.

Информационная ёмкость определяется числом одновременно хранящихся в матрице-накопителе единиц информации.

Разрядность задаётся количеством разрядов в запоминаемом числе. Наибольшее распространение получила одноразрядная организация ИС памяти, при которой ИС обеспечивает одновременное хранение m  n одноразрядных чисел. Например, микросхема К155РУ1 (рис.1.44) имеет информационную ёмкость 16 бит, разрядность 1 и организацию накопителя 16  1 бит.

Быстродействие количественно характеризуется несколькими временными параметрами, среди которых можно выделить в качестве обобщающего параметра время цикла записи (считывания) информации. В статических ОЗУ время цикла считывания практически равно времени выборки адреса, которое определяется задержкой выходного сигнала относительно момента поступления кода адреса. В динамических ОЗУ время цикла считывания больше времени выборки адреса, так как после завершения считывания необходимо некоторое время на восстановление исходных параметров функциональных узлов микросхем. В систему временных параметров входят длительность управляющих сигналов, их взаимный сдвиг, период повторения и длительность сигналов регенерации.

Потребляемая микросхемой памяти мощность обычно указывается, исходя из расчёта на 1 бит. Для микросхем, у которых имеется существенное различие потребляемой мощности для разных режимов, приводятся значения этого параметра при режиме хранения и режиме обращения.

Быстродействие, потребляемая мощность, уровень интеграции и другие показатели ЗУ в значительной степени зависят от технологии изготовления микросхемы. Микросхемы памяти выпускают либо в составе широко известных серий общего промышленного и массового применения, например, серий К155, К500, К564, К176 и др., либо отдельными сериями, например, К558, К565, К573, К1556, К1604 и др.

2.2. Оперативные запоминающие устройства


а)



б)



Рис.1.45.
Микросхемы статических ОЗУ имеют, как правило, матричную структуру с двухкоординатной системой адресации (выборки). В быстродействующих ОЗУ используются биполярные транзисторные элементы ЭСЛ, ТТЛ (ТТЛШ), ИИЛ, а в ОЗУ среднего и низкого быстродействия p-МДП, n-МДП и КМДП транзисторные элементы.

На рис.1.45,а приведена схема ЭП на биполярных транзисторах. Основу составляет RS-триггер (T, T2). По адресным шинам x, y, с которыми соединены эмиттеры 2–5, поступают сигналы, определяющие режим ЭП: запись в триггер, считывание с его выходов или хранение информации.

Режим хранения обеспечивается при поступлении сигналов нулевого уровня на обе адресные шины или на одну из них. Разрядные шины соединены с эмиттерами 1 и 6. Информационные сигналы подаются через усилители записи и воздействуют на состояние транзисторов T1 и T2 только при условии, что оба адресных сигнала равны единичному уровню. Например, при записи "1": W1  1, W0  0. Поскольку усилители записи имеют инверсный выход, то на единичной разрядной шине будет уровень 0, а на нулевой – уровень 1. Этими сигналами транзистор T1 закрывается, а T2 открывается. При записи нулевого уровня состояния транзисторов изменяются на обратные. В режиме считывания: W1  W0  0, и на разрядных шинах устанавливаются единичные уровни, чтобы сопротивления выходов усилителей записи не шунтировали входов усилителей считывания.

При выборке ЭП входы 2–5 закрываются и ток через транзистор T, ранее
протекавший в адресные шины, поступит в разрядную шину через эмиттерный переход 6. Заметим, что переход 6 остаётся открытым при единичном уровне на разрядной шине благодаря превышению напряжения на коллекторе T2 над напряжением единичного уровня разрядной шины. В результате усилитель считывания формирует сигнал единичного уровня, а на выходе другого усилителя в это время будет формироваться сигнал нулевого уровня.

Пример принципиальной схемы ЭП на КМДП транзисторах приведён на рис.1.45,б. Основу ЭП составляет триггер на двух комплементарных парах T, T3 и T, T. Транзистор T5 выполняет функции ключа, управляющего сигналом на адресной шине строки x. Он соединяет триггер с j-й шиной, которая совмещает функции информационной и адресной шин столбца.

Выборка строки производится сигналом единичного уровня на адресной шине x, открывающим транзистор T. В результате сигнал с разрядной шины поступает на вход пары транзисторов T, T. Например, при записи единичного уровня T2 открывается, а T4 закрывается. С выхода T2 напряжением низкого уровня (ниже порогового) транзистор T1 переводится в закрытое, а транзистор T3 – в открытое состояние.




Рис.1.46.
Режим хранения обеспечивается логическим 0 на адресной шине строки. При этом T5 закрывается и изолирует триггер от разрядной шины. При считывании в адресную шину xi подаётся сигнал единичного уровня, транзистор T5 открывается и в разрядную шину поступает ток через открытый транзистор T3. Если в ЭП записано значение 0, T3 закрыт, а T1 открыт, и поэтому при обращении к ЭП ток в разрядную шину не будет поступать.

В качестве примера на рис.1.46 показана структурная схема статического ОЗУ К564РУ2, матрица которого состоит из 16  16 КМДП элементов памяти. Организация накопителя – 256  1 бит. Для обращения к микросхеме требуется к входам дешифраторов строк и столбцов подвести 8-разрядный код адреса, а также сигнал "Выборка микросхемы" (ВМ), разрешающий обращение к накопителю по адресным входам и информационным входу и выходу. При запрещающем значении сигнала ВМ накопитель изолирован от выходов дешифратора строк и шины ввода-вывода. Ключи выборки столбцов управляются сигналами с выходов дешифратора Y и предназначены для коммутации цепи между выбранными ЭП и шиной ввода-вывода. Режим микросхемы устанавливается сигналом "запись-считывание" (З–С). При единичном уровне сигнала З–С и наличии разрешающего сигнала ВМ открывается схема ввода и сигналы с входа через шину ввода-вывода и открытый ключ выборки столбца поступает в выбранный ЭП. При считывании сигнал З–С имеет нулевой уровень, при котором открывается схема вывода информации и выход микросхемы F. Выходная цепь может принимать одно из трёх состояний: открытое (F  0), закрытое (F  1) и высокоомное (сигналы ВМ и З–С отсутствуют), при котором выход отключается от внешней шины.

2.3. Постоянные запоминающие устройства

Микросхема ПЗУ содержит матрицу-накопитель, регистр и дешифратор адреса, усилители считывания. По способу записи информации ПЗУ подразделяются на масочные, программируемые (ППЗУ) и репрограммируемые (РПЗУ).




Рис.1.47.
Масочные ПЗУ изготавливают в основном на биполярных или полевых транзисторах. Запись информации в ПЗУ осуществляется однократно на одной из завершающих технологических операций изготовления микросхемы путём формирования схемы подключений транзисторов к шине строки (рис.1.47). Организация ПЗУ может быть как одноразрядной, так и многоразрядной. В частности, на рис.1.47 показана структура ПЗУ с организацией m  n бит. При кодировании принято следующее условие: логическому нулю соответствует наличие соединения базы транзистора с шиной строки, логической единице – отсутствие такого соединения. При выборе строки открываются транзисторы, соединённые с адресной шиной, и на соответствующих им разрядных шинах фиксируется уровень 0. На остальных шинах будет уровень 1. Для сигнала разрешения считывания предусматривается вход ВМ. Аналогично строятся масочные ПЗУ на МДП транзисторах.

Программируемые ПЗУ в отличие от масочных ПЗУ позволяют записать, но также однократно, нужную информацию самому пользователю. Для этого с помощью программатора пережигаются плавкие перемычки в точках соединения столбцов и строк. Один из вариантов ППЗУ на основе многоэмиттерных транзисторов показан на рис.1.48. При выборке адресной шины на базу транзистора строки поступает сигнал 1. Транзистор открывается, и на разрядных шинах формируются уровни напряжения, соответствующие схеме соединения с этими шинами эмиттеров данного транзистора: если эмиттер соединён с шиной, то в эту шину поступит ток от источника коллекторного напряжения; если же перемычка разрушена, то тока в шине не будет. Различные состояния разрядных шин с помощью выходных усилителей преобразуются в код числа.




Рис.1.49.



Рис.1.48.
Репрограммируемые ПЗУ обычно строятся на основе структур МНОП (металл – нитрид кремния – окисел кремния – полупроводник) или МДП с плавающим затвором. Структура МНОП представляет собой (рис.1.49,а) МДП-транзистор с двухслойным диэлектриком под затвором. Нижний, примыкающий к полупроводнику, слой двуокиси кремния толщиной 3–4 нм "прозрачен" для электронов. Если к затвору относительно подложки приложить импульс напряжения положительной полярности, то под действием сильного электрического поля между затвором и подложкой электроны приобретают достаточную энергию, чтобы пройти тонкий диэлектрический слой до границы раздела двух диэлектриков. Верхний слой нитрида кремния имеет значительную толщину, так что электроны не могут его преодолеть. Накопленный на границе раздела двух диэлектрических слоёв заряд электронов снижает пороговое напряжение и смещает передаточную характеристику транзистора влево (рис.1.49,б). Таким образом записывается уровень логической единицы.

Логическому нулю соответствует состояние транзистора без заряда электронов в диэлектрике. Чтобы обеспечить это состояние, на затвор подаётся импульс напряжения отрицательной полярности. При этом электроны вытесняются в подложку. При отсутствии заряда электронов под затвором передаточная характеристика смещается в область высоких пороговых напряжений. Для считывания записанной информации на затвор необходимо подать напряжение, значение которого лежит между двумя пороговыми уровнями, соответствующими уровням 0 и 1. Тогда при записанном уровне единицы транзистор откроется, а при уровне ноль останется в закрытом состоянии. Число циклов перепрограммирования составляет несколько тысяч. Перепрограммирование осуществляется импульсами напряжения амплитудой 30–40 В, что обусловливает высокие требования к электрической прочности структуры МДП-транзистора, диэлектрических слоёв и электронно-дырочных переходов.

Другое направление создания РПЗУ основано на использовании свойств МДП структур с плавающим затвором (рис.1.50,а,б). Особенность устройства такого элемента памяти заключается в том, что затвор формируется внутри диэлектрика и не имеет наружных выводов. Затвор отделён от подложки тонким, прозрачным для электронов, слоем диэлектрика. Для записи логической 1 между истоком или стоком и подложкой прикладывается обратное напряжение, достаточное для создания условий лавинного размножения электронов в электронно-дырочном переходе. Эти электроны, имея большую кинетическую энергию, попадают на затвор, накапливаются на нём и создают потенциал, достаточный для наведения канала. Если на затворе заряд отсутствует, канал не формируется. Это состояние транзистора соответствует уровню логического нуля. В состав матрицы-накопителя МДП транзистор с плавающим затвором включают в паре с обычным МДП транзистором T2 (рис.1.50,в). Очевидно, что при проводящем состоянии транзистора T2, когда записан уровень единицы, через транзисторы T1 и T2 в выходную шину будет поступать ток считывания. Если же записан уровень нуля, транзистор T2 закрыт и тока в выходной шине не будет. Стирание информации в РПЗУ такого типа производится ультрафиолетовым облучением кристалла микросхемы через окно в крышке корпуса. Количество циклов перепрограммирования около 100. Репрограммируемые ПЗУ способны сохранять заряд при отключённом питании в течение 2–3 тысяч часов.


а)


б)





в)



Рис.1.50.


Ещё одна разновидность интегральных микросхем энергонезависимой памяти, т. е. ПЗУ, объединяет две предыдущие структуры. Она называется флэш (flash) ЗУ. При создании микросхем флэш ЗУ используется технология ETOX III (Eprom Tunnel OXide), позволяющая реализовать программирование тем же способом, что и в ППЗУ с ультрафиолетовым стиранием, т. е. используя плавающий затвор и инжекцию "горячих" электронов, а стирание информации как у МНОП-структур с помощью двухслойного затвора и эффекта туннелирования носителей.

На рис. показана структура одной ячейки флэш ЗУ и её подключение к внешним напряжениям соответственно в режимах записи информации (программирования) и стирания информации в ней. Как видно из рисунка, слой выбирающих затворов изолирован от плавающих затворов двухслойной структурой из оксида и нитрида кремния, а плавающий затвор изолирован от подложки очень тонким слоем () окисла.

В состав микросхемы входит устройство управления записью и стиранием, осуществляющее коммутацию источников напряжения.

Выпускаемые в настоящее время различными фирмами (Intel, Atmel и др.) микросхемы флэш-памяти, как правило, используют одно напряжение и для записи и для стирания, причём величина его снижена до 2,7 В для уменьшения энергопотребления. Времена программирования и стирания для ЗУ ёмкостью 8 Мбайт (1 Мбит  8) составляют 1–2 с (у ЗУ с Уультрафиолетовым стиранием время стирания информации не менее 15 минут). Время считывания 65150 нс в зависимости от ёмкости памяти. Число циклов перепрограммирования до 100 000.

2.4. Программируемые логические матрицы

Структурная схема программируемой логической матрицы (ПЛМ) представляет собой последовательное соединение программируемых матрицы Mи элементов И и матрицы Mили элементов ИЛИ и буферные устройства на входах и выходах (БВх и БВых – см. рис.1.51,а). Внутренняя структура обеих матриц представлена на рис.1.51,б. Входные цепи переменных x1, x,  , x6 и , ,  , составляют горизонтальные шины матрицы M1, а вертикальными шинами служат конъюнкции. В узлах матрицы (точках пересечений горизонтальных и вертикальных шин включены элементы связи (диоды, МОП или биполярные транзисторы), посредством которых при программировании вводятся или устраняются связи цепей конъюнкции. С помощью этих цепей могут формироваться любые требуемые конъюнкции входных переменных. Имеющиеся в узлах матрицы M2 элементы позволяют формировать на выходных цепях (горизонтальных шинах M2) любые требуемые дизъюнкции функций, полученных в цепях конъюнкций. Программируя связи на отмеченных крестиками участках (рис.1.51,б), имеем возможность формирования прямых и инверсных форм выходных функций. Программируемая логическая матрица позволяет подать на требуемые элементы И матрицы M1, комбинацию входных сигналов в прямой и инверсной формах, подключить к заданному элементу ИЛИ матрицы комбинацию сигналов на выходах элементов И, представить в инверсной форме сигналы на выходах элементов ИЛИ.

Принцип реализации операции конъюнкции (И) и дизъюнкции (ИЛИ) с помощью МОП транзисторов, включённых в узлы матриц M1 и M, показан на рис.1.52.

При наличии во входной цепи высокого потенциала логической 1 соответствующий транзистор оказывается открытым и в цепи конъюнкции устанавливается низкий потенциал. Следовательно, для того чтобы в цепи конъюнкции мог быть высокий потенциал, соответствующий логической 1, все транзисторы, связанные с этой цепью, должны быть закрыты напряжением логического 0. Например, транзисторы на рис.1.52,а окажутся закрытыми при x1  0 и . При этом в цепи z формируется конъюнкция .

Пусть в матрице M2 включены транзисторы в узлах, образованных цепями z1, z3 , z6 с выходной цепью y1 (рис.1.52,б). В данном случае на входе инвертора образуется конъюнкция , а на выходе – дизъюнкция y1  z1  z3  z.

Если транзисторы связи включены в местах, показанных на рис.1.51, ПЛМ реализует логические функции следующего вида:



,



,

.

В интегральной схеме ПЛМ (рис.1.53,а) предусмотрена возможность размещения элементов связи в любых узлах M1 и M2 (рис.1.53,б). При программировании ненужные связи устраняются выплавлением перемычек. Возможна реализация требуемых связей с помощью маски на завершающих операциях изготовления ИС. В ПЛМ с МОП транзисторами при этом ненужные элементы связи остаются незавершёнными (затворы транзисторов не имеют выводов).


а)



б)



Рис.1.51.
Сопоставление ППЗУ и ПЛМ показывает, что программирование в ПЛМ матрицы M1 даёт возможность увеличить число входов без увеличения числа выходов и, соответственно, на той же площади кристалла расположить устройство, реализующее функции от большего числа переменных. В ПЛМ удаётся избежать свойственной ППЗУ большой избыточности, поскольку число выходов дешифратора в ППЗУ равно 2m, где m – число адресных входов. Это связано с тем, что большинство встречающихся на практике логических функций содержит лишь малую долю от максимально возможного числа произведений входных переменных (термов).


а)



б)




Рис.1.52.



Рис.1.53.


Основными параметрами ПЛМ являются число входов m (816), число цепей конъюнкции l (2496) и число выходов n (416).

Используя в ПЛМ обратные связи с выходов на входы (рис.1.54), можно реализовать скобочную форму записи логических функций. Так, схема, представленная на рис.1.54, реализует функцию вида:




Рис.1.54.
.

Устройства на ПЛМ обладают существенными преимуществами перед микропроцессорами при реализации сложных алгоритмов управления, когда необходимо обеспечить высокое быстродействие, но не требуется помнить большой объём промежуточной информации.

2.5. Базовые матричные кристаллы

Базовый матричный кристалл (БМК) представляет собой совокупность регулярно расположенных на кристалле топологических фрагментов (ячеек), между которыми имеются свободные зоны для создания межсоединений [6,8]. Такой БМК представляет собой матрицу независимых схем, называемых ячейками, электрические связи между которыми формируются в соответствии с назначением микросхем на технологическом этапе формирования устройства. В состав ячеек входят группы элементов (транзисторов, резисторов, конденсаторов) и отрезков полупроводниковых шин для реализации пересекающихся электрических связей [8]. Из элементов ячеек с помощью электрических связей в виде металлических и полупроводниковых шин формируются различные функциональные узлы (ЛЭ, триггеры, регистры счётчики, буферные элементы) и соединения между ними.

Применяются два способа организации ячеек матрицы БМК.

На основе элементов ячейки формируется базовый ЛЭ, реализующий одну из основных логических операций. Для воспроизведения логических функций производят соединения между собой нескольких ячеек матрицы. Такие БМК называют вентильными матрицами [6].

На основе элементов ячейки может быть сформирован любой функциональный элемент. Набор реализуемых функциональных элементов составляет библиотеку функциональных элементов. В состав библиотечного набора могут входить как простые ЛЭ, так и достаточно сложные узлы, например, триггеры, регистры, счётчики, дешифраторы, мультиплексоры, усилители и др. При разработке функционального элемента используются компоненты одной или нескольких соседних ячеек.

Существующие БМК можно условно разделить на четыре группы: КМДП цифровые матрицы; биполярные цифровые матрицы; аналого-цифровые; аналоговые. Особое место принадлежит цифровым КМДП БМК, сочетающим наибольшую степень интеграции и низкий уровень потребления энергии. Кроме того, благодаря уменьшению линейных размеров КМДП транзисторов такие БМК в ряде случаев достигают быстродействия ЭСЛ схем.

Проектирование БИС на основе БМК предусматривает использование библиотеки реализуемых на нём схем, т.е. библиотеки готовых решений по созданию функциональных элементов, узлов и их частей на основе данного БМК.

В последнее время развивается направление, связанное с созданием БИС с программируемой архитектурой и реконструируемыми межсоединениями [6]. Эта разновидность БМК представляет собой совокупность субсистем, выполняемых на пластинах. Перестройка архитектуры субсистемы осуществляется с помощью встроенных элементов коммутации.

В качестве примера построения БИС на БМК рассмотрим таймер Н1515ХМ1–109, содержащий счётчик с коэффициентом счёта 224, на выходах которого могут формироваться либо 24 меандровых последовательности сигналов, либо 24 заданных импульсных последовательности. Здесь же имеются восемь вспомогательных счётчиков СТ1, СТ2, сопряжённых с дешифраторами, позволяющих сформировать восемь сложных двоичных сигналов, включая сигналы дискретной линейной частотной модуляции. Основные узлы дешифраторов и счётчиков этой БИС могут быть использованы в синтезаторах частот и в цифровых демодуляторах сигналов.

На базе БИС Н1515ХМ1–005 разработан свёрточный кодек, обеспечивающий скорости передачи 5, 17, 25 и 34 Мбит/с. Заметим, что при скорости 25 Мбит/с появляется возможность передачи в одном стволе цифровой спутниковой линии связи двух высококачественных программ телевидения, либо совмещения передачи телевизионных программ и многоканальной телефонии путём временного уплотнения каналов.

В ближайшие годы следует ожидать появления БИС на кристаллах КМДП ёмкостью 60 тыс. условных вентилей с временем задержки вентиля менее 1 нс, которые позволят создать аппаратуру, осуществляющую передачу высококачественного цифрового телевидения на скорости до 12 Мбит/с. Такие кристаллы позволят создать высокоскоростные цифровые модемы с малыми потерями и высококачественные кодеки цифрового радиовещания для скоростей передачи 2,4; 4,8; 9,6; 16 и 32 Кбит/с.

2.6. Программируемые логические интегральные схемы

Дальнейшее развитие идей ПЛМ и БМК воплотилось в создании программируемых логических интегральных схем (ПЛИС). ПЛИС – это БИС, содержащие многосекционные или многоблочные матрицы (multiple array matrix – MAX), позволяющие программно скомпоновать в одном корпусе электронную схему, эквивалентную схеме, включающей от десятков до тысяч ИС малой и средней степени интеграции. Технология ПЛИС позволяет существенно сократить (до нескольких часов или дней) процесс проектирования устройства (уменьшая при этом и затраты на проектирование) и обеспечить возможность внесения изменений в проект на любой стадии проектирования и реализации устройства (в том числе после распайки БИС на плате и даже в процессе работы устройства).

Производители ПЛИС, ведущими среди которых являются корпорации ALTERA и XILINX, выпускают микросхемы EPLD – электрически программируемые логические устройства, и микросхемы FPGA (Field Programmable Gate Array) – многократно реконфигурируемые.

Микросхема FPGA – это матрица логических ячеек, соединённых между собой логическими ключами. Содержащаяся в микросхеме статическая память после заполнения определённой битовой последовательностью осуществляет организацию логических ячеек (их настройку на реализацию определённых функций) и соединения ячеек, что позволяет получать требуемые электрические схемы.

Фирмы-изготовители ПЛИС создали и поставляют пакеты программ автоматизированного проектирования устройств на выпускаемых ими ПЛИС. Эти пакеты позволяют создавать с помощью компьютера устройства, реализующие заданные алгоритмы работы, проводить моделирование (симуляцию) с анализом функциональных и временных характеристик и переводить информацию о проекте в битовую последовательность для конфигурирования FPGA или программирования EPLD БИС. Возможность перестройки ПЛИС на реализацию различных задач позволяет им конкурировать с микропроцессорами.

Основными компонентами структуры ПЛИС (рис.1.55) фирмы ALTERA семейства FLEX 10K, воплотившего все новые идеи в архитектуре ПЛИС, являются []:

– логические блоки (ЛБ), содержащие 8 логических элементов (ЛЭ) и локальную программируемую матрицу соединений (ЛПМС). Структура ЛБ дана на рис., а ЛЭ – на рис.1.56;

– реконфигурируемые модули памяти (РМП);

– глобальная программируемая матрица соединений (ГПМС), разделённая на строки и столбцы;

– межблочные цепи каскадирования и переноса;

– программируемые элементы ввода-вывода (ЭВВ).

Структура ЭВВ приведена на рис.1.57

Логические блоки организованы в виде матрицы. В центре каждой строки матрицы расположен РМП. Для каждого столбца и каждой строки матрицы встроена строка и столбец ГПМС. Они обеспечивают минимальный сдвиг фронтов тактовых сигналов и минимальную задержку распространения сигналов управления.

В состав ЛЭ (рис.1.58) входят 4-входовая таблица перекодировок (ТП-4), схема каскадного наращивания (СКН), синхронный триггер, схема управления установкой / сбросом триггеров (СУ), набор программируемых мультиплексоров (MS).

Элемент ввода-вывода (рис.1.59) соединяет канал строки / столбца ГПМС с выводом микросхемы и осуществляет ввод или вывод бита данных, его временное хранение. Он может работать по выходу в режиме с открытым коллектором.


Выпущенные в последнее время фирмой ALTERA Плис семейства FLEX 20K (APEX) содержат до 1 500 000 логических вентилей (FLEX 10K до 250 000), обеспечивают устойчивую работу на частотах до . Все ПЛИС, использующие технологию FPGA, имеют неограниченное число циклов реконфигурации.



Рис 1.55 Структура СБИС ПЛ семейства FLЕХ10К




Рис.1.56




Рис. 1.57 Структура логического элемента




* п=22 (для ЕРР10К70, ЕРР10К100 - 26)

Рис. 1.58 Структура реконфигурируемого модуля памяти




Рис.1.59



1) Часто используется термин "запоминающая ячейка" (ЗЯ).







Похожие:

Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconПериферийных устройств
Периферийные устройства делятся на устройства ввода и устройства вывода. Устройства ввода преобразуют информацию в форму понятную...
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconДокументы
1. /МРБ 0337. Крайзмер Л.П. Запоминающие устройства.djvu
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconДокументы
1. /МРБ 0571. Крайзмер Л.П. Запоминающие устройства (2-е изд.).djvu
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconДокументы
1. /Темперамент и его основные типы и характеристики.doc
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconДокументы
...
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconЭкзаменационные билеты по курсу «Информатика» 9 класс 2005-2006 учебный год Билет №1
Упрощенная структурная схема пк (минимальная конфигурация пк). Назначение и характеристики устройств пк минимальной конфигурации
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconТиповой план экономико- и политико-географической характеристики страны
Введение (общие сведения о стране: площадь территории, численность населения, форма государственного правления и административно-территориального...
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconЛогические основы устройства компьютера
В вычислительной технике для построения более сложных логических устройств используются три основных логических элемента "И", "или","НЕ",...
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconПроверочная работа «Данные. Программы. Файлы»
Минимальная адресуемая единица хранения информации на дисковых запоминающих устройствах. Является частью дорожки диска
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconУрок: «типы алгоритмов. Линейные алгоритмы» Тема: Типы алгоритмов. Линейные алгоритмы. Класс: 8 класс Цели урока: · познакомить учащихся с типами алгоритмов
Откройте тетради. Запишите тему урока: «Типы алгоритмов. Линейные алгоритмы»
Запоминающие устройства организация запоминающих устройств, их типы и характеристики iconДокументы
1. /Амелина М.А. Троицкий Ю.В. Синтез комбинационных и последовательностных логических устройств....
Разместите кнопку на своём сайте:
Документы


База данных защищена авторским правом ©podelise.ru 2000-2014
При копировании материала обязательно указание активной ссылки открытой для индексации.
обратиться к администрации
Документы

Разработка сайта — Веб студия Адаманов