Позиция: soc asic руководитель проекта icon

Позиция: soc asic руководитель проекта



НазваниеПозиция: soc asic руководитель проекта
Дата конвертации23.08.2012
Размер44.11 Kb.
ТипДокументы

Алексеев Михаил Николаевич

Позиция: SOC ASIC Руководитель проекта


Адрес: Москва, Зеленоград. E-mail: fozzi@zmail.ru

Телефон: 8 903 739-16-84 (мобильный телефон звонить с 9:00-22:00 моск.)

Персональная страница: http://www.alekseevm.narod.ru/

Дата рождения: 30 сентября 1976

Языки Русский, Английский (разговорный).

Места работы и профессиональный опыт


Октябрь 2005 – Сентябрь 2006 : DongbuAnam Semiconductor (старое имя) < http://www.dongbuelec.com/ > Управляющий проектом.

  • Отладка Library Design Kit: Тестирование и установка маршрута разработки. Чип для верификации стандартных библиотечных ячеек. Функциональная проверка, измерение IR-drop эффекта для 130nm:
    RTL design, Verilog-Симуляция, Синтез (Design Compiler Synopsys), Статический временной анализ всего чипа и руководство процессом P&R в среде Cadence (SOC Encounter)

  • Менеджмент чипа для высокопрецизионного временного анализа стандартных библиотечных ячеек. Точность до 10ps для 130nm:
    Синтез (Design Compiler Synopsys), Статический временной анализ всего чипа и руководство процессом P&R в среде Synopsys (Astro)

  • Полное управление имплементации SOC чипа – 130nm, CPU, 2 DSP cores, USB 1.1, UART, Video (IN OUT), ADC, DAC
    CPU и системная частота - 170Mhz; DSP – 270Mhz
    Предварительные оценки площади, частоты, переговоры с разработчиками чипа (вне Кореи). Синтез и статический временной анализ всего чипа с учетом SI эффекта, совместная работа с P&R инженером в среде Cadence (SOC Encounter). Проект для аттестации технологии 130nm и маршрута разработки (Synopsys + Cadence). Статус проекта – чип годный, требуемые частоты достигнуты. Проходит тестирование аналоговых блоков.

  • Установка маршрутка разработки в подразделении Design Service на основе проекта SOC
    Std cell Library, IO, SRAM, RF Design Kit отлажены в Verilog-симуляции синтезе и P&R. Изучение нового синтезатора - RTL Compiler от Cadence

2001 май – 2005 октябрь: Компания "Элвис" <http://www.elvees.ru/> Позиция – ведущий инженер.

  • RISC+DSP ядра на одном чипе. SOC; Чип по OMAP технологии. Технология «Система на Чипе»

  • Синтез цифровой схемы из Verilog описания. Моделирование чипа на логическом и вентильном уровнях, с SDF из топологии.

  • Реструктуризация схемы и Verilog-описания для достижения лучших результатов при синтезе.

  • Тестовая оснастка и тест на Verilog для: Serial-port, Link-port и UART.

  • Статический временной анализ всего чипа

  • Разработка топологии, исключая стадии Power и Verification (DRC, LVS).
    Физический синтез

  • Синтез DSP-ядра на технологии 0.5, 0.8, 0.25, 0.18 микрон. < http://www.elvees.ru/en/project.shtml >

  • 8 Успешных проектов – MC_12S, MC_23S. Смотри документ описания проектов: http://www.alekseevm.narod.ru/Project_Form_Alekseyev_Michael.doc


^ 1998 октябрь – 2001 май: Компания "Ангстрем" <http://www.angstrem.ru/>. Позиция – Инженер-разработчик СБИС.

  • Разработка Системы Автоматической Аттестации ячеек для библиотек элементов ядра и выходных элементов (pad) вентильной матрицы.

  • ^ Разработка ASIC библиотек элементов ядра и выходных элементов для безканального Базового Матричного Кристалла [1592ХМх - 100000 EG] <http://www.angstrem.ru/bmk.htm> (создание схемы ячейки на транзисторном уровне, аттестация ячейки в созданной Системе Автоматической Аттестации (используя cdsSpice), разработка поведенческой модели ячеек на VHDL(используя Vital-спецификации) и Verilog).

  • Принимал участие в создании топологии для ячеек ядра и выходных элементов. Выполнял LVS-контроль.

  • Разработка тестовых схем для аттестации созданных библиотек ячеек ядра и выхода, а также макроячеек. Написание тестовых последовательностей для тестовых схем. Выбор стратегии тестирования.

  • Разработка библиотек проведена в среде Cadence на платформе Sun Ultra Sparc. Разработка тестовых схем и тестовых последовательностей к ним проделана в среде OrCAD.

  • Разработка макроблоков (создание поведенческой модели на VHDL/Verilog) аттестация макроблоков.

  • Разработка маршрута проектирования цифровых схем в среде OrCAD с дальнейшей трансляцией схемы в среду Cadence. . Создание комплекта документации на всех этапах проекта.

  • Prelayout и Postlayout моделирование схемы, используя SDF файл в Express (среда OrCAD) иVerilog-XL (среда Cadence).

  • Принимал участие в тестировании пластин и микросхем с зашивками семейства 1592ХМх на тестере HP82000.

  • 2 успешных проекта: 1592XM1-001 (~50000 EG) и 1592XM4-001 (~1000 EG; 70МГц). Оба военного применения.
^

Основные навыки


  • 7 лет опыта в HDL-языках: VHDL(используя Vital спецификации) / Verilog

  • Синтез цифровых схем из VHDL/Verilog описания в Synopsys (DA, DC, LC, PT), Leonardo Spectrum, Build Gates.

  • Разработка ASIC библиотек.

  • 1.5 года программирования Opus DB & SKILL (Cadence).

  • 3 года разработка цифровых схем в OrCAD (Capture, Express, Spice).

  • Разработка ASIC цифровых схем в Cadence - 5 лет.

  • Prelayout и Postlayout моделирование схем, используя SDF-файл в Verilog-XL / NC-Sim (Cadence).

  • CAD systems: Synopsys (Design Analyzer, Library Compiler, Prime Time), Cadence (Virtuoso; Verilog-XL, NC-Verilog, Pearl; Analog Artist; Synergy, Spice, SOC Encounter, LDV, RTL Compiler); OrCAD.

  • LVS (layout versus schematic) контроль.

  • Создание тестов для цифровых схем.

  • Разработка схем на FPGA в Altera MAX-plus II.

  • 3 года программирования на ассемблерах Z80, MCS51.

  • Программирование: UNIX Shell Script (sh, ksh), Pascal, BASIC.

  • OS: Windows 9X/NT/2000,XP, Unix (Solaris), Linux;

Образование


1993-1998: Уральский Государственный Технический Университет (УГТУ бывш.-УПИ) <http://www.ustu.ru/>
Радиотехнический факультет, специальность "Инженер радиотехник".

Тема диплома: "Разработка микропроцессорного коммандоаппарата для стиральной машины “Вятка-автомат”. Разработана схема микропроцессорного управляющего устройства и написана программа управления стиральной машиной на ассемблере MCS51.

Michael Alekseyev CV 19 Октября 2006г.




Похожие:

Позиция: soc asic руководитель проекта iconВ октябре 2011 г
Мир правосудия: изучаем и понимаем, руководитель Александрова Валерия Владимировна. Ребята приняли участие во всех мероприятиях и...
Позиция: soc asic руководитель проекта icon2 Международная инвестиционная позиция Российской Федерации в 2001-2007 гг. Борисов С. М. «Международная инвестиционная позиция России: зарубежные активы и обязательства»
Борисов С. М. «Международная инвестиционная позиция России: зарубежные активы и обязательства», Деньги и кредит, 2006, №9
Позиция: soc asic руководитель проекта iconИтоги экспериментальной работы за 2010-2011 учебный год
«Танцы Народов России», руководитель Родина С. И.; «Фольклорный кружок» «Акша келуня» («Березка»), руководитель Исаева И. В.; «Рецепты...
Позиция: soc asic руководитель проекта iconДокументы
1. /soc.doc
Позиция: soc asic руководитель проекта iconДокументы
1. /soc.doc
Позиция: soc asic руководитель проекта iconРешение проблемы твердых бытовых отходов в регионе Кавказских Минеральных Вод Руководитель проекта: Никитин Игорь Иванович
Название проекта: «Комплексное решение проблемы твердых бытовых отходов в регионе Кавказских Минеральных Вод»
Позиция: soc asic руководитель проекта iconРешение проблемы твердых бытовых отходов в регионе Кавказских Минеральных Вод Руководитель проекта: Никитин Игорь Иванович
Название проекта: «Комплексное решение проблемы твердых бытовых отходов в регионе Кавказских Минеральных Вод»
Позиция: soc asic руководитель проекта iconПротокол родительского собрания учащихся 9 классов
Курашева Р. Л. классный руководитель 9 «А» класса Иванова В. П. классный руководитель 9 «Б» класса Севастьянова И. В. классный руководитель...
Позиция: soc asic руководитель проекта iconОн прикасался к самой
Владимир Павлович! На протяжении многих лет по долгу службы Вы были связаны с ансамблем «Песняры». И сегодня, после продолжительного...
Позиция: soc asic руководитель проекта icon«согласовано» «согласовано
Центра общего среднего образования рао (руководитель проекта член-кор­респондент рао, профессор Н. Ф. Виноградова), а также ряда...
Разместите кнопку на своём сайте:
Документы


База данных защищена авторским правом ©podelise.ru 2000-2014
При копировании материала обязательно указание активной ссылки открытой для индексации.
обратиться к администрации
Документы

Разработка сайта — Веб студия Адаманов